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基于FPGA的高速数据存储系统优化设计

来源:    编辑:    发布时间:2015-11-15 07:10:42    浏览量:

摘 要: 针对遥测系统数据记录装置中数据传输速率与存储速率不匹配的问题,提出Flash的并行存储方案,采用交替双平面的编程方式可以使得存储器的存储速率达到单片Flash最高存储速率的2倍,即60 MB/s;对控制单元FPGA内部双端口RAM的逻辑设计进行改进,解决了数据存储异常的现象。在数据回收方面,提出了多备份的设计思想和备用读数接口的设计方案,已在工程应用中得到成功实践,验证了该数据记录装置的可靠性。

关键词: 并行存储;FPGA;双端口RAM;逻辑推断;多备份

遥测系统数据记录装置是飞行器运作的重要组成部分,其功能是负责接收采编器采集数据并实时存储,保证数据的完整和准确,也称为存储器。在地面测试阶段,存储器主要通过测试电缆和采编器完成数据上传操作,由工作人员通过上位机App进行分析处理;而在飞行测试阶段,存储器在飞行状态下记录数据,落地后通常会遭受冲击和拉力破坏,对数据的回收工作带来困难。存储器数据的高速存储和工作可靠性问题由此产生。

1 方案设计

根据实际工程应用,LVDS有效数据传送速率不高于59 MB/s,设计要求存储器能够实现LVDS有效数据的可靠存储及数据回读功能,存储容量不小于3 GB。

作为存储器的核心组成部分,存储模块设计由接口电路、中心逻辑控制芯片FPGA、配置芯片PROM、LVDS均衡器、LVDS解码器、存储芯片Flash、电源模块以及60 MHz晶振等构成。LVDS数据经解码器转换为并行数据后传送给FPGA,FPGA对其进行分组,缓存处理,写入Flash芯片;接口电路则实现存储器数据的回收;由电源模块为整个电路提供电源,60 MHz晶振提供工作时钟。原理框图如图1所示。

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2 关键技术设计

2.1 存储速率优化设计

根据设计要求,存储模块接收LVDS有效数据的传输速率不高于59 MB/s,要想实现数电感厂家据准确、完整的存储,就要求其存储速率不低于59 MB/s。设计选用SAMSUNG企业的NAND型Flash存储芯片K9WBGO8U1M作为存储介质,单片存储容量为4 GB。

K9WBGO8U1M芯片由两片K9WAGO8U1M组成,分别记为chip1和chip2,两者通过芯片CE1和CE2引脚实现使能控制,当CE1为低电平时,chip1选通,可实行内部擦除、读写操作,反之亦然。Flash的写操作过程即实现页编程的过程,可分为加载和自动编程两个步骤,加载主要完成指令、地址的下发,自动编程则完成数据的存储[1]。由于Flash结构的特殊性,采用不同的操作方式,存储速率都会有所不同,可分为以下几种:

(1)单平面编程方式:该方式是指在同一时刻只有chi电感器厂家p1或者chip2响应命令操作,进行页编程,在时间上无法同时进行,从而浪费在等待的过程中。其操作流程图如图2所示。

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(2)交替页编程方式:该方式是在chip1完成加载并进入页编程时刻,对chip2进行加载,其好处是实现了时间上的复用,避免因为等待而造成时间浪费。其操作流程图如图3所示。

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(3)交替双平面编程方式:Chip的内部存储空间可划分为4个plane,每个plane由2 048个块和4 KB的页寄存器组成,能够实行单独擦除和编程操作。在实行双平面编程操作时,必须选择两个plane同时进行操作。利用芯片内部不同平面可以单独进行操作的特性,令chip1中plane0和plane1为第1组,plane2和plane3为第2组,chip2中plane0和plane1为第3组,plane2和plane3为第4组,采用如图4所示的流水线操作技术[2],各组的加载和页编程能够实现连续操作,大幅度提高了单片Flash的存储速率。

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当第1组加载完成后,页编程的时间约为200 μs,此时对2、3、4组加载,加载时间大约为tjiazai={2[4 KB×t+7t]+tDBSY}×3=823.2 μs>200 μs;其中,t=1/30 MB/s,tDBSY为1 μs等待时间。因此第4组完成加载时,第1组已经完成页编程操作,可以继续加载。写完4组的时间为T={2[4 KB×t+7t]+tDBSY}×4=1 097.6 μs,则单片Flash采用交替双平面编程方式的最大存储速率为4 096×8 B/1 097.6 μs=29.85 MB/s>29.5 MB/s,达不到59 MB/s的设计要求。因此,需要对存储模块数据总线进行扩展,采用两片Flash并行存储的办法。该想法的实现对控制单元FPGA的逻辑设计提出更高的要求。

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